Я учусь использовать FPGA (плата разработки Papilio, на которой установлен xilinx spartan3e, использующий vhdl). Мне нужно разделить входящий импульс на (жестко закодированное) число. Я вижу 3 варианта - примерно, как псевдокод (на примере 10 отсчетов): Инициализируйте до 0, при увеличении входного...
Как я могу вывести внутренние сигналы моего исходного кода VHDL на свой стенд, чтобы я мог просматривать их как сигналы? Я использую Active HDL. Я хотел бы знать, есть ли какой-либо инструмент независимый метод достижения моей цели. Любая помощь приветствуется. Я получаю эту ошибку сейчас. Мой...
Я работаю в команде, которая занимается разработкой драйверов и ПЛИС. Симуляция FPGA выполняется в Modelsim, а программное обеспечение драйвера написано на C. Чтобы минимизировать риск интеграции, я хотел бы иметь возможность смоделировать взаимодействие между двумя половинами нашего продукта,...
Современные FPGA имеют встроенные блоки DSP, последние FPGA даже имеют встроенные модули с плавающей запятой, соответствующие IEEE-754. Можно создать объект / модуль DSP с помощью графического интерфейса после выбора необходимых параметров в нем, а затем создать его экземпляр в проекте. Когда нам...
Может кто-нибудь сказать мне, в чем разница между RTL и поведенческим кодом Verilog? Есть ли четкое разграничение между проектами на этих двух
Я пытаюсь реализовать трехступенчатый конвейер MD5 по этой ссылке . В частности, алгоритмы на стр. 31. Существует также другой документ, который описывает пересылку данных. Это сделано в FPGA (Terasic DE2-115). В этом проекте нет схем, только код VHDL. library ieee; use ieee.std_logic_1164.all; use...
В мире FPGA, что такое ложные ограничения пути для компилятора HDL? Чем они
В статье о радиационно-жестких ПЛИС я наткнулся на это предложение: «Другая проблема, связанная с устройствами Virtex, заключается в том, что в этих устройствах иногда используются половинные защелки. Они используются для внутренних констант, поскольку это более эффективно, чем использование...
В настоящее время я участвую в университетском проекте по внедрению процессора существующего набора инструкций. Идея состоит в том, что к концу проекта я смогу синтезировать этот проект и запустить его в FPGA. Пока все идет хорошо, я начал реализовывать дизайн в Verilog HDL несколько дней назад и...
У меня есть следующая функция VHDL, которая умножает данную матрицу amxn на вектор nx1 b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1...
Я совершенно новичок в мире FPGA и думал, что начну с очень простого проекта: 4-битного 7-сегментного декодера. Первая версия, которую я написал исключительно на VHDL (это, по сути, единый комбинаторный режим select, не требующий часов), и, похоже, он работает, но я также хотел бы...
Я проектирую клавиатуру в VHDL. Все работает нормально, когда нажата только одна клавиша. Я сканирую каждый столбец на предмет нажатия клавиши на конечном компьютере, и когда ни одна клавиша не нажимается, это условие, при котором pin4pin6pin7pin2 = "0000"я переключаюсь в следующее состояние для...
Фон Это личный проект; это касается подключения FPGA к N64, байтовые значения, которые получает FPGA, затем отправляются через UART на мой компьютер. Это на самом деле работает довольно хорошо! К сожалению, в случайное время устройство выйдет из строя, а затем восстановится. Благодаря отладке мне...
Я знаю два способа, которыми переменная VHDL синтезируется инструментом синтеза: Переменная, синтезированная как комбинационная логика Переменная, непреднамеренно синтезированная как Latch (когда неинициализированная переменная назначается сигналу или другой переменной) Каковы другие способы,...
Я новичок в FPGA и в настоящее время беру HDL (особенно Verilog) класс. У меня достаточно знаний в цифровом дизайне, таких как комбинационные и последовательные схемы. Я хочу создать проект, похожий на тот, который показан в этом видео на YouTube . Я также знаю, что Xilinx ISE может обрабатывать...
Какая разница между использованием: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; а также ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Каковы ограничения использования BIT по сравнению с STD_LOGIC и наоборот? Они полностью взаимозаменяемы? Я понимаю, что если...
Я хочу разработать блок комбинационной логики с использованием VHDL, но иногда синтезированный результат содержит непреднамеренную защелку. Каким правилам кодирования я должен следовать, чтобы синтезатор не вывел защелки? Пример: в небольшом сегменте кода я должен использовать операторы...
Я хочу создать схему конкретной иерархии модулей verilog, показывающую, какие блоки связаны с какими другими блоками. Так же, как инструмент Debussy / Verdi nschema от Novas / Springsoft или любой из ряда инструментов EDA, которые предоставляют браузер графического дизайна для вашего RTL. Какая...
Я знаю, что разные компании имеют разные определения названий должностей, но в целом, «логический дизайн» - это то же самое, что и «проектирование цифровых...
На первый взгляд можно ожидать, что приведенный ниже исходный код VHDL будет вести себя как регистр сдвига. В этом д со временем будет "UUUU0", "UUU00", "UU000", "U0000", "00000", .... но вместо этого это всегда Uпосле пяти (или более) последовательных тактов. Почему это? Этот код на самом деле...