Вопросы с тегом «verilog»

Verilog - это язык описания аппаратных средств (HDL), используемый для моделирования электронных систем. Он чаще всего используется при разработке, проверке и реализации цифровых логических чипов. Пожалуйста, также пометьте [fpga], [asic] или [validation], если применимо. Ответы на многие вопросы Verilog являются целевыми.

42
Чем дизайн ASIC отличается от синтеза FPGA HDL?

У меня был некоторый опыт работы с наборами инструментов FPGA / HDL, такими как Xilinx ISE, Lattice Diamond и т. Д. Общий рабочий процесс - написание Verilog / VHDL, моделирование, тестирование, а затем программирование FPGA. Я слышал, как несколько человек говорили, что дизайн ASIC совсем другой....

fpga vhdl verilog software asic
39
Может ли дизайн ПЛИС быть в основном (или полностью) асинхронным?

У нас был очень короткий курс FPGA / Verilog в университете (5 лет назад), и мы всегда использовали часы везде. Теперь я снова начинаю с FPGA как хобби, и я не могу не задуматься об этих часах. Они абсолютно необходимы, или проект на основе ПЛИС может быть полностью асинхронным? Можно ли построить...

fpga verilog
37
Читаемые и обучающие реализации процессора в HDL

Можете ли вы порекомендовать читаемую и обучающую реализацию процессора в VHDL или Verilog? Желательно что-то хорошо документированное. PS Я знаю, что могу посмотреть opencores, но мне особенно интересны вещи, на которые люди действительно смотрели и находили интересные. PS2. Извините за плохие...

microprocessor fpga softcore verilog vhdl
29
Бесплатная IDE для VHDL и Verilog [закрыто]

Закрыто. Этот вопрос не по теме . В настоящее время не принимает ответы. Хотите улучшить этот вопрос? Обновите вопрос, чтобы он соответствовал теме обмена электротехническими пакетами. Закрыто 5 лет назад . Я заинтересован в изучении VHDL и Verilog. Мне было интересно, есть ли бесплатная IDE для...

vhdl verilog ide
24
Методы разделения / синхронизации последовательного протокола

Поскольку асинхронная последовательная связь широко распространена среди электронных устройств даже сегодня, я считаю, что многие из нас время от времени сталкивались с таким вопросом. Рассмотрим электронное устройство Dи компьютер, PCсоединенные последовательной линией (RS-232 или аналогичные) и...

serial communication protocol brushless-dc-motor hall-effect hdd scr flipflop state-machines pic c uart gps arduino gsm microcontroller can resonance memory microprocessor verilog modelsim transistors relay voltage-regulator switch-mode-power-supply resistance bluetooth emc fcc microcontroller atmel flash microcontroller pic c stm32 interrupts freertos oscilloscope arduino esp8266 pcb-assembly microcontroller uart level arduino transistors amplifier audio transistors diodes spice ltspice schmitt-trigger voltage digital-logic microprocessor clock-speed overclocking filter passive-networks arduino mosfet control 12v switching temperature light luminous-flux photometry circuit-analysis integrated-circuit memory pwm simulation behavioral-source usb serial rs232 converter diy energia diodes 7segmentdisplay keypad pcb-design schematics fuses fuse-holders radio transmitter power-supply voltage multimeter tools control servo avr adc uc3 identification wire port not-gate dc-motor microcontroller c spi voltage-regulator microcontroller sensor c i2c conversion microcontroller low-battery arduino resistors voltage-divider lipo pic microchip gpio remappable-pins peripheral-pin-select soldering flux cleaning sampling filter noise computers interference power-supply switch-mode-power-supply efficiency lm78xx
24
Как выучить HDL

У меня есть курс по цифровому дизайну в этом семестре, и я просто обожаю его. Теперь я знаю, что большая часть работы во встроенной системе и цифровом дизайне выполняется сначала на компьютерных симуляторах, а затем выполняется с использованием аппаратных средств. Поэтому мне было интересно, как...

simulation vhdl verilog hdl
22
Почему предполагаемые защелки плохие?

Мой компилятор жалуется на предполагаемые защелки в моих комбинаторных циклах ( always @(*)в Verilog). Мне также сказали, что следует избегать предполагаемых защелок. Что именно не так с предполагаемыми защелками? Они, безусловно, облегчают написание комбинаторных...

verilog hdl latch
15
Разница между блокирующим и неблокирующим назначением Verilog

Я читал эту страницу http://www.asic-world.com/verilog/verilog_one_day3.html, когда наткнулся на следующее: Обычно мы должны сбрасывать триггеры, поэтому каждый раз, когда часы переходят от 0 к 1 (позиция), мы проверяем, установлен ли сброс (синхронный сброс), затем мы продолжаем с нормальной...

verilog
15
В чем разница между тестированием и проверкой?

В каждом учебнике, который я видел, много говорится о том, что тестирование и проверка - это две разные концепции. Тем не менее, ни один из них не дает четкого (или достаточно ясного для меня, наконец) различия. Чтобы обеспечить некоторый контекст, я заинтересован в проверке проектов цифрового...

vhdl verilog test system-verilog verification
14
Как работают транзисторы BJT в насыщенном состоянии?

Вот что я знаю о NPN BJT (биполярных переходных транзисторах): Ток базы-эмиттера увеличивается в HFE раз на коллекторе-эмиттере, так что Ice = Ibe * HFE Vbeэто напряжение между Base-Emitter и, как и любой диод, обычно составляет около 0,65 В. Я не помню о Vec, хотя. Если Vbeон ниже минимального...

transistors bjt physics saturation camera detection arduino power electromagnetism inductive design digital-logic vhdl led spectrum-analyzer soldering dc-motor glue voltage diodes high-voltage rectifier dsp arduino microcontroller digital-logic mbed fpga xilinx vhdl spartan pcb-design esd integrated-circuit function-generator stepper-motor ratings capacitor resistors surface-mount dsp power-supply resistance inductive arm compiler keil linux simulation communication filter digital-logic signal rectifier transformer frequency generator counter verilog fpga arduino serial computers audio fpga verilog spartan legal
13
Verilog: XOR все сигналы вектора вместе

Скажем, у меня есть вектор wire large_bus[63:0]шириной 64. Как я могу XOR отдельные сигналы вместе, не записывая их все: assign XOR_value = large_bus[0] ^ large_bus[1] ^ ... ^ large_bus[63] ? Я особенно заинтересован в том, чтобы делать это для векторов, где ширина указана как...

verilog
13
Что заставило бы меня выбрать Verilog или VHDL вместо схематического дизайна для CPLD или FPGA?

У меня нет абсолютно никакого опыта в программируемой логике, я использую в своих проектах в основном микроконтроллеры, но недавно мне нужно было работать с видео, и микроконтроллер слишком медленный для того, что мне было нужно, поэтому я начал играть с CPLD. Мне удалось получить хорошие...

vhdl verilog programmable-logic
12
Какова мотивация в использовании Verilog или VHDL над C?

Я пришел из опыта программирования и не слишком много путался с аппаратными средствами или прошивками (самое большее, электроника и Arduino). Какова мотивация в использовании языков описания аппаратных средств (HDL), таких как Verilog и VHDL, по сравнению с языками программирования, такими как C...

verilog embedded hdl firmware
11
Есть ли «Шаблоны проектирования» для синтезируемых RTL?

Что касается программного обеспечения, книга « Шаблоны проектирования» представляет собой набор шаблонов для выполнения общих задач в программном обеспечении и дает практикующим программистам общую терминологию для описания некоторых компонентов, которые им необходимо создать. Существует ли такая...

vhdl verilog best-practice
11
Новые проекты на FPGA?

Locked . Этот вопрос и его ответы заблокированы, потому что вопрос не по теме, но имеет историческое значение. В настоящее время он не принимает новые ответы или взаимодействия. У меня две недели до окончания моего первого курса по дизайну цифровой логики в колледже, и, очевидно, окончательного...

fpga design vhdl verilog
11
Как урезать битовую ширину выражения в Verilog?

Рассмотрим выражение вроде: assign x = func(A) ^ func(B); где вывод функции имеет ширину 32 бита, а x представляет собой провод из 16 бит. Я хочу назначить только 16 младших битов полученного xor. Я знаю, что приведенный выше код уже делает это, но он также генерирует предупреждение. «Очевидный»...

verilog
10
Бесплатные симуляторы VerilogA [закрыто]

Закрыто. Этот вопрос не по теме . В настоящее время он не принимает ответы. Хотите улучшить этот вопрос? Обновите вопрос, чтобы он соответствовал теме обмена электротехническими пакетами. Закрыто 5 лет назад . Существует множество бесплатных симуляторов SPICE и Verilog, таких как LTSPICE, TINA или...

verilog development-tools simulation