Я немного сбит с толку, если я должен использовать целые числа в VHDL для синтеза сигналов и портов и т. Д. Я использую std_logic в портах верхнего уровня, но внутренне я был с помощью варьировались целые повсюду. Однако я наткнулся на несколько ссылок на людей, говорящих, что вы должны...
Является ли объяснение, что цифровое оборудование требует больше времени для распространения? Например, программный синтез очень медленный по сравнению с аппаратным...
На курсах «Логическое проектирование» мы все узнали, что можно минимизировать логическую функцию, например, используя карту Карно или алгоритм Куайна – МакКласки . Мы также узнали, что значения «Не волнует» увеличивают потенциал минимизации. Например возьмите файл реестра. write_addressИ...
Существуют ли какие-либо бесплатные инструменты синтеза или инструменты с открытым исходным кодом, которые могут преобразовать Verilog RTL в общий список соединений шлюзов? (состоит из общих NAND, NOR, XOR, D-flops / регистров и т. д. Оптимизация не требуется.). Если не для полного языка, то как...
Я знаю два способа, которыми переменная VHDL синтезируется инструментом синтеза: Переменная, синтезированная как комбинационная логика Переменная, непреднамеренно синтезированная как Latch (когда неинициализированная переменная назначается сигналу или другой переменной) Каковы другие способы,...
Я только начал изучать дизайн цифровой логики с помощью ПЛИС и строил много проектов. В большинстве случаев (так как я отчасти нуб), у меня есть дизайн, который идеально имитирует (поведенческое моделирование), но не синтезирует должным образом. Итак, мой вопрос: «Какие этапы проектирования я могу...