У меня есть плата Xilinx FPGA с кристаллом 50 МГц. Мне нужно разделить это до 2 Гц в VHDL. Как мне это
Закрыто. Этот вопрос не по теме . В настоящее время он не принимает ответы. Хотите улучшить этот вопрос? Обновите вопрос, чтобы он соответствовал теме обмена электротехническими пакетами. Закрыто 4 года назад . Я хочу начать с FPGA, но никогда раньше не работал с ним. Я хочу дешевый комплект, но я...
У меня есть особенно большое преобразование обработки сигналов, которое нужно перенести из matlab в VHDL. Это определенно требует некоторого разделения ресурсов. Немного расчета дал мне следующее: 512 ффтов по 64 очка 41210 операций многократного добавления Учитывая, что самая большая FPGA Virtex 6...
Закрыто. Этот вопрос не по теме . В настоящее время он не принимает ответы. Хотите улучшить этот вопрос? Обновите вопрос, чтобы он соответствовал теме обмена электротехническими пакетами. Закрыто 2 года назад . Какие названия книг вы бы порекомендовали начать с FPGA и VHDL? редактировать я заметил...
Я должен спроектировать конечный автомат, используя только вентили NAND для комбинаторной части и D триггеры для последовательной логики. Все должно работать на часах 1 ГГц / 53. Теперь, прежде чем вы нападаете на меня со словами «мы не сделаем вашу домашнюю работу за вас», позвольте мне сказать...
На курсах «Логическое проектирование» мы все узнали, что можно минимизировать логическую функцию, например, используя карту Карно или алгоритм Куайна – МакКласки . Мы также узнали, что значения «Не волнует» увеличивают потенциал минимизации. Например возьмите файл реестра. write_addressИ...
Я работаю над большим дизайном ПЛИС, и я очень близок к пределам ресурсов ПЛИС, которую я сейчас использую, Xilinx LX16 в пакете CSG225. Дизайн также почти завершен, однако на данный момент он больше не будет соответствовать FPGA. Я могу отключить детали, чтобы привести его в соответствие, однако...
Я хочу или биты вектора вместе. Скажем, у меня есть вектор, который я назвал, example(23 downto 0)и я хочу перевести все биты в другой вектор, есть ли способ сделать это, не включающий переход example(0) or example(1) or...
Как я могу вывести внутренние сигналы моего исходного кода VHDL на свой стенд, чтобы я мог просматривать их как сигналы? Я использую Active HDL. Я хотел бы знать, есть ли какой-либо инструмент независимый метод достижения моей цели. Любая помощь приветствуется. Я получаю эту ошибку сейчас. Мой...
Я хочу понять, как различные конструкции в коде VHDL синтезируются в RTL. Может ли кто-нибудь сказать мне разницу между конструкциями If-Else и конструкциями Case для процесса в VHDL с точки зрения того, как инструмент выводит код в схему RTL? Рассмотрим случай множественного вложенного if-else и...
Что касается программного обеспечения, книга « Шаблоны проектирования» представляет собой набор шаблонов для выполнения общих задач в программном обеспечении и дает практикующим программистам общую терминологию для описания некоторых компонентов, которые им необходимо создать. Существует ли такая...
Locked . Этот вопрос и его ответы заблокированы, потому что вопрос не по теме, но имеет историческое значение. В настоящее время он не принимает новые ответы или взаимодействия. У меня две недели до окончания моего первого курса по дизайну цифровой логики в колледже, и, очевидно, окончательного...
Я пытаюсь начать работу с DSP на моей доске Spartan-3. Я сделал плату AC97 с чипом от старой материнской платы, и до сих пор я делал это для АЦП, умножения выборок на число <1 (уменьшение громкости) и затем на ЦАП. Теперь я хотел бы сделать некоторые базовые вещи DSP, такие как фильтр нижних...
Я студент электротехники, и я изучаю язык описания оборудования, известный как VHDL. Я искал его в Google, искал IDE (я на Mac), но этот язык кажется довольно мертвым. Итак, вот мой вопрос: в моей будущей работе в качестве инженера-электрика VHDL будет полезен для меня? Вы используете это?...
В ветке комментариев об ответе на этот вопрос: Неправильные выводы в сущности VHDL было указано: «С целыми числами у вас нет контроля или доступа к внутреннему логическому представлению в FPGA, в то время как SLV позволяет вам делать такие трюки, как эффективное использование цепи переноса». Итак,...
Я учусь использовать FPGA (плата разработки Papilio, на которой установлен xilinx spartan3e, использующий vhdl). Мне нужно разделить входящий импульс на (жестко закодированное) число. Я вижу 3 варианта - примерно, как псевдокод (на примере 10 отсчетов): Инициализируйте до 0, при увеличении входного...
Когда я подхожу к проблеме в C ++ или python, существует много библиотек, которые выполняют тяжелую работу над моим кодом. Я думаю о GNU GSL , BOOST или FFTW для C ++ и NumPy или SciPy для Python. Во многих отношениях тот факт, что эти ресурсы существуют, делает кодирование на этих соответствующих...
Я пытаюсь реализовать трехступенчатый конвейер MD5 по этой ссылке . В частности, алгоритмы на стр. 31. Существует также другой документ, который описывает пересылку данных. Это сделано в FPGA (Terasic DE2-115). В этом проекте нет схем, только код VHDL. library ieee; use ieee.std_logic_1164.all; use...
Может кто-нибудь сказать мне, в чем разница между RTL и поведенческим кодом Verilog? Есть ли четкое разграничение между проектами на этих двух
Я работаю в команде, которая занимается разработкой драйверов и ПЛИС. Симуляция FPGA выполняется в Modelsim, а программное обеспечение драйвера написано на C. Чтобы минимизировать риск интеграции, я хотел бы иметь возможность смоделировать взаимодействие между двумя половинами нашего продукта,...