Я помню, как учился в школе, что можно построить любую логическую схему из одних NAND
или NOR
ворот.
Прежде всего, мне интересно, так ли это на самом деле: например, когда Intel создает ЦП, они собирают все регистры и т. Д. С использованием NAND
/ NOR
gates, или у них есть какой-то более изощренный способ работы?
Во-вторых, мне интересно, увеличивает ли такая конструкция задержку распространения по сравнению со схемой, созданной с использованием AND
/ OR
/ NOT
gates.
Я знаю, что при использовании PMOS
/ NMOS
конфигураций для построения затворов, AND
или или OR
получается как 2 этапа, в отличие от a NAND
или a, NOR
которые оба только 1. Поскольку я знаю, что вы можете сделать AND
из 2 каскадных NAND
s и OR
из 2 каскадных NOR
s, это кажется, что задержка распространения не будет увеличиваться, пока производители используют и NAND
s, и NOR
s.
Есть ли у кого-нибудь понимание всего этого, особенно относительно того, что действительно делается на изготовленных микросхемах?
NAND
иNOR
ворот, а также некоторые из них , как это возможно? Приведет ли это почти всегда к лучшему дизайну (с точки зрения количества задержек / гейтов), чем если бы я подошел к проблеме, используя полный репертуар вентилей, а затем заменилAND
/OR
/NOT
вентили ихNAND
/NOR
эквивалентами?Моя склонность к CMOS - думать о базовом строительном блоке как о инверторе, которому предшествует произвольная комбинация независимых «и» и «или» вентилей без каких-либо взаимосвязей между ними; все следующие функции:
имеют по существу одинаковую стоимость в кремнии, хотя только последние два имеют имена. Попытка скомпоновать первые две функции с использованием некоторой комбинации вентилей NAND или NOR привела бы к чему-то, что было бы намного больше и медленнее, чем прямая реализация.
источник