Разница между >> и >>> в verilog?

В чем разница между >>и >>>в verilog / системном verilog? Я знаю, что ==тесты только для 1 и 0, в то время как ===тесты для 1, 0, X, Z. Так как это похоже на оператор сдвига?

Это не похоже на ==/ ===, если левый операнд подписан, то >>>выполняет расширение знака.

reg signed [9:0] b = 10'sb11_0101_0101;
reg signed [9:0] a_signed;
reg        [9:0] a_unsigned; 

always_comb begin
  a_signed   = b >>> 2;
  a_unsigned = b >>  2;
end

Результат:

#a_signed   1111010101
#a_unsigned 0011010101

Пример на детской площадке EDA .

Согласно IEEE1800-2012 >>это двоичный логический сдвиг, в то время >>>как это двоичный арифметический сдвиг.

В основном, арифметический сдвиг использует контекст для определения битов заполнения, поэтому:

• арифметика вправо shift ( >>>) - сдвиг вправо на указанное число битов, заполнить значением знакового бита, если выражение подписано , в противном случае заполнить нулем,
• арифметика влево shift ( <<<) - сдвиг влево на указанное количество бит, заполнение нулями.

С другой стороны, логический shift ( <<, >>) всегда заполняет освобожденные позиции битов нулями.

Например:

a = 5'b10100;
b = a <<< 2; //b == 5'b10000
c = a >>> 2; //c == 5'b11101, 'cause sign bit was `1`
d = a <<  2; //d == 5'b10000
e = a >>  2; //e == 5'b00101