SRAM ждет следующего тактового цикла, замедляя его скорость. Думаю, это не сработает
Фахад Уддин
@ Фахад - ну, разве это не значит, что он быстрее процессоров?
RCIX
@RCIX: Согласно тому, что я знаю, DRAM реагирует настолько быстро, насколько это возможно, на изменение управляющего входа, в то время как SRAM ожидает ответа следующего тактового цикла. Разве это не означает, что DRAM реагирует быстрее?
Фахад Уддин
@fahad: «так быстро, как может» может означать несколько циклов (и это обычно так).
Игнасио Васкес-Абрамс
@Ignacio: несколько циклов?
Фахад Уддин
2
Многоуровневые кэши обычно работают, сначала проверяя наименьший кэш уровня 1 (L1); если он попадает, процессор работает на высокой скорости. Если меньший кеш отсутствует, проверяется следующий больший кеш (L2) и т. Д., Прежде чем проверяется внешняя память.
Поэтому я бы порекомендовал вам процессор с большим кешем L1 и L2.
Вы на самом деле не будете использовать кеш или SRAM. Вы бы ограничивали свою машину использованием только регистров, которые буквально находятся на самом процессоре. Это основа вычислений RISC против CISC.
Ответы:
Вы должны будете использовать SRAM , скорость доступа которого достигает однозначных наносекунд.
источник
Поэтому я бы порекомендовал вам процессор с большим кешем L1 и L2.
источник
Вы на самом деле не будете использовать кеш или SRAM. Вы бы ограничивали свою машину использованием только регистров, которые буквально находятся на самом процессоре. Это основа вычислений RISC против CISC.
источник