Когда мне нужно использовать тактовый буфер IC?

Я проектирую схему и плату для управления 7 ЦАП от FPGA. (ЦАП AD9762 )

Можно ли управлять тактовыми входами на всех 7 ЦАП с помощью одного тактового выхода (с выходного контакта PLL) ПЛИС? Или это рецепт катастрофы?

Это будут односторонние часы с макс. частота. 125 МГц.

Или я должен использовать тактовый буфер для буферизации часов перед каждым входом тактового сигнала ЦАП?

Если это так, это хороший тактовый буфер? ( NB3N551 )

Есть ли лучший, который я могу использовать?

Изменить: Извините, я должен был упомянуть: Все ЦАП будут на 5 "x5" печатной плате, подключенной через короткий (несколько дюймов) ленточный кабель к плате FPGA.

Edit2: Если я могу перефразировать вопрос: если я могу позволить себе комнату и стоимость буфера часов, есть ли потенциальные недостатки? Или это был бы безопасный способ сделать это?

pcb fpga digital-logic analog clock jeep9911
источник

Я не знаком с этими конкретными микросхемами, но первое, что я хотел бы сделать, это («Схемотехника 101»), ознакомившись с паспортом производителя. Что могут приводить в движение часы и что нужно ЦАП, для начала ... После того, как я узнал, что мог из этого, если у меня остались вопросы, я мог бы задать их на интернет-форуме ...

Безоговорочно

Важные вопросы для ответа на этот вопрос: может ли ваша ПЛИС подавать ~ 25 мА от своего выходного контакта? Можете ли вы расположить ЦАП близко (в пределах пары дюймов) от ПЛИС или у вас есть другие причины, по которым вам нужно размещать их далеко? Нужно ли обновлять все ЦАП одновременно (в пределах 1 нс друг от друга) или это нормально, если они обновляются в несколько разное время?

Фотон

@mickeyf, мы интернет-форум ... Джип, у тебя есть проблемы с джиттером между выходами ЦАП?

Кортук

@mickeyf, данные на самом деле редки по информации схемы входа часов. Я также начал техническую поддержку с этим вопросом.

jeep9911

@ThePhoton, хорошие моменты. Я думаю, что FPGA может поставлять до 24 мА. Я должен был также упомянуть, что ЦАП будут размещены на одной половине 5 "x5" PCB, но подключены к FPGA с помощью короткого (несколько дюймов) ленточного кабеля. Желательно обновлять ЦАП как можно более одновременно, поскольку это делается для приложения связи. Является ли оценка ~ 25 мА для одного ЦАП или для всех 7 ЦАП?

jeep9911

Ответы:

Там не будет никаких проблем (за исключением дополнительной мощности и стоимости), если вы используете буфер разветвления тактовой частоты в этом проекте, но я сомневаюсь, что вам это действительно нужно .

Поскольку все ваши ЦАП расположены в пределах 5 дюймов друг от друга, у вас должно быть все в порядке с одним буфером приема на конце ленточного кабеля. Разветвление из приемного буфера может быть либо звездой с окончанием серии источника для каждой линии разветвления, как в ответе апалопохапа, либо последовательной цепочкой с разделенным окончанием на дальнем конце. Разрывная оконечная нагрузка будет являться резидентом на землю и одним на Vcc, предоставляя тевенинскому эквиваленту R0 к VCC / 2. R0 будет соответствовать вашему номинальному сопротивлению линии передачи, в зависимости от вашей геометрии дорожки. Распространенным является использование характеристического сопротивления 50 Ом, но вы сэкономите энергию, если используете более высокое значение, например 75 или 100 Ом.

При максимальных 5 дюймах между ЦАП вы будете говорить о разнице до 1 нс во времени обновления между ЦАП из периода выборки 8 нс. Разница во времени будет очень повторяемой во времени и температуре, потому что она зависит только от длины дорожки между чипами.

NB Помните, что, как бы вы ни буферизировали свой тактовый сигнал, вы также захотите буферизовать свои сигналы данных, чтобы управлять их задержкой для поддержания правильного времени выборки и удержания на входах ЦАП.

Фотон
источник

Спасибо. Трудно найти односторонний буфер разветвления тактовой частоты. В идеале я хотел бы найти 1: 8, но пока не нашел. Я, вероятно, пойду со звездным фанатом с окончанием серии. Для своих сигналов данных я использую сдвиговый регистр 74VHC595, так что он позаботится о буферизации, но я, вероятно, добавлю серию 50 Ом на выходе этого сигнала.

jeep9911

Вы всегда можете использовать тактовые буферы с нулевой задержкой. Cypress был хорошим источником для буферов 1: 4 и 1: 8; Я использовал их односторонние 1: 4 для 25-МГц интерфейсов MII.

akohlsmith

Вы можете поместить резистор R-ом (замените R на характеристическое сопротивление вашей трассы) последовательно для каждого выхода синхроимпульса, "как можно ближе" к выводу в FPGA (и не используйте внутренний последовательный резистор, который некоторые предложение fpgas) Таким образом, отражения от каждого узла умрут при возвращении к источнику и не вызовут двойных триггеров на других входах.

apalopohapa
источник

Я бы беспокоился, что DACS будет иметь входной импеданс более 0 Ом для сигнала, который, вероятно, находится в средней или высокой МГц для своего спектрального содержания.

Кортук

Для источника TTL / CMOS с последовательной маршрутизацией прерывание на землю не является хорошей идеей. Ваш источник синхронизации должен обеспечивать примерно 50 мА в высоком состоянии. Вероятно, предпочтительнее использовать разделенное оконечное устройство (резистор-делитель), дающее тевенинский эквивалент 50 (или 60 или 70 в зависимости от геометрии трассы) VCC / 2.

Фотон

Согласовано. Я удалил альтернативу последовательного подключения из ответа.

Апалопохапа

Отличная идея. Спасибо. Я смотрел на схему платы eval для чипа ЦАП и похоже, что у них есть последовательный резистор и резистор для заземления на всех цифровых входах и тактовой частоте. Я не думал о добавлении этого, но это хорошая идея. <br/> К сожалению, они не предоставляют значения, так как строки идут в заголовок на этой доске. Я могу связываться со значениями позже, но есть ли способ рассчитать хороший пример? Данные ЦАПы находятся в пределах 5 дюймов, а кабели примерно одинаковой длины.

jeep9911