Есть пара вопросов, в которых упоминается разница между стандартными процессами CMOS и производством DRAM:
Почему у микроконтроллеров так мало оперативной памяти?
Как они интегрируют логику в процесс DRAM при производстве SDRAM?
Какие именно это различия, или это полностью коммерческая тайна? Я хотел бы получить подробный ответ для человека с общим пониманием литографского процесса.
Вот (немного датированный) документ, в котором обсуждаются различия: http://www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
По сути, это сводится к нескольким важным различиям.
Ток утечки. Проходные транзисторы для ячеек DRAM должны иметь чрезвычайно низкую утечку, в противном случае ток утечки будет влиять на бит, хранящийся в ячейке, так быстро, что данные будут потеряны между циклами обновления. Одним из используемых методов является смещение подложки - «объем» пластины удерживается при ненулевом напряжении для изменения характеристик транзистора. Для логики вы хотите, чтобы подложка сидела при 0 В для лучшей производительности (максимальной скорости). В документе указывается, что построение DRAM на логическом процессе 0,5 мкм приведет к циклу обновления в 20 раз чаще, чем это необходимо для процесса DRAM. Более высокая частота обновления приведет к увеличению энергопотребления и может вызвать задержки с доступом к памяти.
Пороговые напряжения. Высокие пороговые напряжения необходимы для снижения тока утечки. Однако транзисторы с высоким пороговым напряжением медленнее переключаются, так как входное напряжение должно повыситься выше, прежде чем транзистор переключится, что требует больше времени. Пороговое напряжение можно регулировать, применяя смещение субстрата или увеличивая концентрацию легирующей примеси. В документе говорится, что пороговые напряжения процесса DRAM примерно на 40% выше, чем пороговые напряжения логического процесса. Можно легировать разные транзисторы разными количествами, но это увеличивает сложность процесса.
Встроенные соединения. Проекты DRAM очень регулярны и включают много параллельных проводов с относительно небольшим пересечением. Логические конструкции требуют гораздо большей сложности. В результате процессы DRAM не поддерживают столько слоев металла, сколько логические процессы. Поверхность DRAM также очень неровная из-за конструкции ячеек DRAM, ограничивающей количество слоев металла, которые можно использовать. Логические конструкции намного более плоские, и методы выравнивания используются (очень тонкая полировка), чтобы сгладить (выровнять) каждый слой, прежде чем следующий слой будет построен сверху. Процессы DRAM обычно поддерживают около 4 металлических слоев, в то время как логические процессы поддерживают более 7 или 8. Современным логическим уровнем техники является 13-14 металлических слоев.
Другие вопросы. Утечка ячейки DRAM должна быть очень низкой, чтобы поддерживать заряд в конденсаторах ячейки. Конденсаторы также должны быть очень эффективными по площади, что нелегко сделать с помощью конденсаторов на кремнии. Процессы DRAM используют довольно специализированный процесс для создания конденсаторов, которые недоступны в обычных логических процессах.
TL; DR: процессы DRAM генерируют медленную логику, логические процессы создают утечку DRAM. Основными отличиями процесса являются количество слоев металла, легирование транзистора, конструкция конденсатора и смещение подложки.